65-Nanometer-Prozess - Wikipedia

Der 65-Nanometer ( 65 nm ) -Prozess ist ein fortgeschrittener lithografischer Knoten, der in der Volumen-CMOS-Halbleiterfertigung verwendet wird. Die gedruckten Linienbreiten (dh die Gatelängen des Transistors) können bei einem nominalen Prozess von 65 nm bis zu 25 nm betragen, während der Abstand zwischen zwei Linien größer als 130 nm sein kann. ^[1] Zum Vergleich sind zelluläre Ribosomen etwa 20 nm lang. beenden. Ein Kristall aus massivem Silizium hat eine Gitterkonstante von 0,543 nm, so dass solche Transistoren in der Größenordnung von 100 Atomen liegen. Bis September 2007 produzierten Intel, AMD, IBM, UMC, Chartered und TSMC 65-nm-Chips.

Während Merkmalsgrößen als 65 nm oder weniger gezeichnet werden können, betragen die für die Lithographie verwendeten Wellenlängen 193 nm und 248 nm. Die Herstellung von Subwellenlängenmerkmalen erfordert spezielle Abbildungstechniken, wie etwa optische Annäherungskorrektur und Phasenverschiebungsmasken. Die Kosten dieser Techniken tragen wesentlich zu den Kosten der Herstellung von Halbleiterprodukten mit Subwellenlänge bei, wobei die Kosten mit jedem fortschreitenden Technologieknoten exponentiell ansteigen. Darüber hinaus werden diese Kosten mit einer zunehmenden Anzahl von Maskenschichten multipliziert, die im Mindestabstand gedruckt werden müssen, und der Verringerung der Ausbeute durch das Drucken so vieler Schichten an der Spitze der Technologie. Bei neuen integrierten Schaltkreisdesigns werden die Kosten für Prototyping und Produktion berücksichtigt.

Die Gate-Dicke, eine weitere wichtige Dimension, wird auf 1,2 nm (Intel) reduziert. Nur wenige Atome isolieren den "Schalter" -Teil des Transistors, so dass Ladung durch diesen fließt. Dieser unerwünschte Effekt, leckage wird durch Quantentunneling verursacht. Die neue Chemie von High-κ-Gatedielektrika muss mit vorhandenen Techniken kombiniert werden, einschließlich Substratvorspannung und Mehrfach-Schwellenspannungen, um zu verhindern, dass Leckströme den Energieverbrauch verbieten.

IEDM-Papiere von Intel aus den Jahren 2002, 2004 und 2005 veranschaulichen den Branchentrend, dass sich die Transistorgrößen nicht mehr zusammen mit den übrigen Merkmalsabmessungen skalieren lassen (die Gate-Breite änderte sich nur von 220 nm auf 210 nm von 90 nm auf 90 nm) 65 nm-Technologien). Die Verbindungen (Metall und Poly Pitch) schrumpfen jedoch weiterhin, was die Chipfläche und die Chipkosten reduziert, sowie den Abstand zwischen den Transistoren verkürzt, was zu Bauteilen mit höherer Leistung und höherer Komplexität im Vergleich zu früheren Knoten führt.

Beispiel: Fujitsu 65-nm-Prozess ^[2][3] [ edit ]

• Gatelänge: 30 nm (Hochleistung) bis 50 nm (Low Power)


• Kernspannung: 1,0 V


• 11 Cu-Interconnect-Schichten unter Verwendung von nanostrukturiertem Siliciumdioxid als ultralow κ-Dielektrikum (κ = 2,25)


• Metall-1-Teilung: 180 nm


• Nickelsilizid-Source / Drain


• Gateoxiddicke: 1,9 nm (n) , 2,1 nm (p)

Es gibt zwei Versionen des Prozesses: CS200 mit Fokus auf Hochleistung und CS200A mit Fokus auf geringem Stromverbrauch.

Prozessoren mit 65-nm-Fertigungstechnologie [ edit ]

Referenzen [ edit

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